分享在PCB設(shè)計中對大電容的選擇的一些經(jīng)驗。
　在電源分配網(wǎng)絡(luò)中元件的轉(zhuǎn)換常會引起電流的波動，由于電壓下降，電流的擾動會導致器件的功能異常。在最大容性負載情況下，大電容既可為電路提供能量儲存，又可以給元件提供直流電壓及電流，從而為電路提供穩(wěn)定的最佳電壓和電流，以實現(xiàn)對數(shù)據(jù)、編碼及同步控制信號的轉(zhuǎn)換。
　　一般，在每兩個LSI和VLSI器件之間要放一個大電容，另外在下面幾處位置也需放置去耦電容。
　　· 電源與PCB的接口處。
　　· 功率損耗電路和元器件的附近。
　　· 自適應(yīng)卡、外圍設(shè)備和子電路I/O接口與電路終端連接處。
　　· 輸入電壓連接器的最遠位置。
　　· 時鐘發(fā)生電路和脈動敏感器件附近。
　　· 遠離直流電壓輸入連接器的高密元件布置。
　　在儲存器陣列中，由于它的狀態(tài)恢復需要額外的電流，因此，同樣需要大電容。多引腳的VLSI、高密度PGA模塊基于同樣的道理，也需要連接額外的大電容，以保證最大容性負載情況下信號、編碼和控制引腳同步地順利切換。

　　在使用大電容時，一般以標稱電壓等于實際需要的額定電壓的50％來計算額定電壓，從而避免在沖激電壓下電容的毀壞。舉例而言，如果電壓為5V，則應(yīng)該用額定電壓為10V的電容。

　　如表所示，給出了常見邏輯門器件所需要的去耦電容數(shù)目。此表是在最大允許下降電壓時，能對電路去噪25％的情況下獲得的。表中的數(shù)據(jù)對標準的CMOS器件而言是相當保守的，這是因為在沒有太大壓降時，器件的連接線無法提供所需的峰值電流。

　　表 邏輯器件需要的去耦電容數(shù)目
　　利用前面講述的電容能量儲存屬性的電流計算公式，可計算被電容消耗的峰值電流。工程實踐表明，電容并不是越大越好，過大的電容會消耗大量的電流，對高速電路的輸入功率有很高的要求。
　　應(yīng)該注意的是，根據(jù)以往在低速邏輯器件下獲得的經(jīng)過挑選的電容，并不適用于高速電路中的旁路和去耦。諧振、PCB的放置、引線的電感，以及其他因素都是在選擇電容時需要考慮的。
　　通過下邊的方法，可以獲得理想的最佳大電容。
　?。?）假設(shè)板上的所有切換器件同時開關(guān)，獲得了最大的損耗電流，其中包括邏輯交叉產(chǎn)生的電壓沖激效應(yīng)（交叉電流）。
　?。?）計算允許的最大電源噪聲容限ΔV。
　?。?）判斷電路允許的最大共路徑阻抗Zcn：
　?。?）如果使用實心板，則應(yīng)分配好連接電源和接地層的連接阻抗Zcn。
　?。?）計算從電源到板之間連接電纜的阻抗Zcable,在電源合理布線的基礎(chǔ)上，通過Ztotal＝Zcn+Zcable來決定頻率。
　?。?）如果實際切換頻率低于上式中的計算頻率f，則電源布線是合理的。若高于f，則需要加電容Cbulk。在頻率為f，阻抗為Ztotal時，可通過下式計算出所需的電容值。
　　例：假設(shè)一塊安裝有400個CMOS器件的PCB，在2ns時鐘周期內(nèi)產(chǎn)生5pF的切換負載，電壓源的電感為80nH，計算所需去耦旁路電容的大小。
　　估計最大噪聲容限值：ΔV＝0.20v
　　PCB上常見的大電容值－般為10～100μF。
　　通過獲得需要去耦的邏輯器件的諧振工作頻率，可以得到器件的切換能量，從而能夠計算出PCB所需要的射頻電流的去耦電容。其中的難點在于必須知道器件引線的電感ESL才能計算諧振頻率。實踐中，可以利用阻抗分析儀或網(wǎng)絡(luò)分析儀去測量ESL。但阻抗分析儀是低頻儀器，無法測量高頻響應(yīng)。ESL還可以通過已知電容值和寄生振蕩頻率獲得。