此外，在系統(tǒng)PCB設(shè)計(jì)中，粗略評(píng)價(jià)速度，并在能夠的狀況下恰當(dāng)改動(dòng)元件的選擇，也可以降低功率。
　　下列方案可供選擇：
　　1.降低任務(wù)電壓。當(dāng)電壓從5V降低為3V時(shí)功耗將削減60%。
　　2.采用智能電源。在系統(tǒng)中添加恰當(dāng)?shù)闹悄懿聹y(cè)、檢測(cè)，并僅在需求時(shí)才對(duì)系統(tǒng)供電。很多膝上型電腦及其電源治理就具有這種非凡的機(jī)制，只給需求任務(wù)的電路加電，并在不用要時(shí)降低時(shí)鐘速度。
　　3.采用較低的時(shí)鐘速度。因?yàn)镃MOS電路中功率是開關(guān)頻率的函數(shù)，因而較低的時(shí)鐘速度下器件的功耗也較小。
　　4.對(duì)輸入旌旗燈號(hào)作出限制。在模仿電路(包羅A/D轉(zhuǎn)換器)中，限制輸入旌旗燈號(hào)的帶寬有助于削減對(duì)高速電路的要求，假如有能夠降低A/D轉(zhuǎn)換器的速度,也能削減功耗。
　　5.對(duì)I/O進(jìn)行設(shè)置，使它只在任務(wù)時(shí)耗費(fèi)功率。但從不任務(wù)形態(tài)到任務(wù)形態(tài)的轉(zhuǎn)換需求較長(zhǎng)的工夫，別的一個(gè)反作用是能夠發(fā)生與輸出電路有關(guān)的額定漏電流，使輸出電壓降至電源的一半，并使其它輸出電路處于很高的漏電穿插任務(wù)區(qū)域。
　　6.擴(kuò)展輸出局限。關(guān)于很多ASIC來(lái)說(shuō)，設(shè)計(jì)輸出電路僅用于驅(qū)動(dòng)一個(gè)規(guī)范IC。經(jīng)過(guò)從新調(diào)整電路使其足以驅(qū)動(dòng)封裝和板上的寄生元件，并留出電扇負(fù)載的平安余量，如許可以減小輸出電路尺寸和功率。
　　7.改用其它技能。BiCMOS電路綜合了CMOS器件和雙極性器件的長(zhǎng)處，它是工藝復(fù)雜性更高以及本錢更高的最佳折中方案。GaAs器件也能知足較低功耗和較高速度的要求，合用于那些以速度為首要設(shè)計(jì)目的的高價(jià)系統(tǒng)。